用Verilog语言设计一个基于fpga的数字秒表，该秒表最大计数59分59秒99毫秒

以下是基于Verilog语言设计的数字秒表代码：

module stopwatch(
    input clk,
    input reset,
    input start,
    output reg [5:0] sec,
    output reg [5:0] min,
    output reg [7:0] ms
);

reg [7:0] count = 0;

always @(posedge clk or posedge reset) begin
    if(reset) begin
        count <= 0;
        sec <= 6'b000000;
        min <= 6'b000000;
        ms <= 8'b00000000;
    end
    else if(start) begin
        count <= count + 1;
        if(count == 100) begin
            count <= 0;
            ms <= ms + 1;
            if(ms == 8'b10011001) begin
                ms <= 8'b00000000;
                sec <= sec + 1;
                if(sec == 6'b011101) begin
                    sec <= 6'b000000;
                    min <= min + 1;
                    if(min == 6'b011101) begin
                        min <= 6'b000000;
                    end
                end
            end
        end
    end
end

endmodule

该代码中，使用了一个计数器 `count` 来计算时间，每当时钟上升沿到来时，`count` 加 1。当 `count` 等于 100 时，说明过了 1 毫秒，于是毫秒计数器 `ms` 加 1。当 `ms` 等于 99 时，说明过了 1 秒，于是秒计数器 `sec` 加 1。当 `sec` 等于 59 时，说明过了 1 分钟，于是分钟计数器 `min` 加 1。当 `min` 等于 59 时，说明过了 1 小时，但是该秒表不需要计时到小时，因此忽略不计。

同时，当复位信号 `reset` 为高电平时，所有计数器清零，秒表归零。

当开始计时信号 `start` 为高电平时，秒表开始计时。