verilog CRC

### Verilog 实现 CRC 循环冗余校验

CRC 校验可以通过硬件描述语言如 Verilog 来实现，这使得其非常适合用于 FPGA 或 ASIC 设计中的数据完整性验证。下面是一个简单的基于多项式的 CRC-8 计算模块的 Verilog 代码示例：

module crc8 (
    input wire clk,
    input wire rst_n,      // Active low reset
    input wire valid_in,   // Input data validity signal
    input wire [7:0] din,  // Data input
    output reg ready_out,  // Ready to accept new data
    output reg [7:0] dout  // Computed CRC value
);

parameter POLY = 8'h07;     // Polynomial used for the calculation (x^8 + x^2 + x^1 + 1)

reg [7:0] shift_reg;
integer i;

always @(posedge clk or negedge rst_n) begin : proc_crc_calculation
    if (!rst_n) begin
        shift_reg <= 8'b0;
        ready_out <= 1'b1;
        dout <= 8'b0;
    end else if (valid_in && ready_out) begin
        ready_out <= 1'b0;
        
        // Perform bit-wise XOR operation between incoming byte and current register content when MSB is set.
        for(i=0;i<8;i=i+1) begin
            if(shift_reg[7]) begin
                shift_reg[{i+:8}] <= {shift_reg[6:0],din[i]} ^ POLY;
            end else begin
                shift_reg[{i+:8}] <= {shift_reg[6:0],din[i]};
            end
        end
        
        // After processing all bits from one byte, prepare for next cycle by setting ready flag high again.
        @(negedge clk);
        ready_out <= 1'b1;
        dout <= shift_reg;
    end
end

endmodule

此模块接收一个字节的数据输入 `din` 并计算相应的 CRC-8 值存储于 `dout` 中[^1]。

该设计采用了一个状态机来控制何时接受新数据以及如何处理这些数据。当接收到有效信号 (`valid_in`) 和准备好标志 (`ready_out`) 都为高电平时，则开始执行一次完整的 CRC 运算周期，在这个过程中会更新移位寄存器的内容直到完成整个字节的操作。之后设置就绪指示灯以便准备下一个字节的到来并输出最终得到的结果作为当前阶段结束后的 CRC 值。