SystemVerilog，uart发送数据，用$display()发送，波特率设置为9600

下面是一个使用$display()函数在SystemVerilog中实现UART发送数据，波特率设置为9600的例子：

module uart_tx(
  input clk,
  input rst,
  input [7:0] data_in,
  output tx
);

  // 时钟分频器
  reg [15:0] count = 0;

  // 波特率
  parameter BAUD_RATE = 9600;
  parameter CLOCK_FREQ = 50000000;

  // 计算分频因子
  localparam DIVIDER = CLOCK_FREQ / (BAUD_RATE * 16);

  // 状态机
  reg [2:0] state = 0;

  always @(posedge clk) begin
    if(rst) begin
      count <= 0;
      state <= 0;
      tx <= 1;
    end else begin
      count <= count + 1;
      case(state)
        0: begin // 空闲状态
          tx <= 1;
          if(data_in != 0) begin // 如果有数据要发送
            state <= 1;
            count <= 0;
          end
        end
        1: begin // 启动位
          tx <= 0;
          if(count == DIVIDER) begin
            count <= 0;
            state <= 2;
          end
        end
        2: begin // 数据位
          tx <= data_in[0];
          data_in <= data_in >> 1;
          if(count == DIVIDER) begin
            count <= 0;
            state <= 3;
          end
        end
        3: begin // 停止位
          tx <= 1;
          if(count == DIVIDER) begin
            count <= 0;
            state <= 0;
            $display("Sent data: %c", data_in);
          end
        end
      endcase
    end
  end
endmodule

这个例子与之前的例子非常相似，唯一的区别是在停止位状态下，使用了$display()函数来显示发送的数据。$display()函数的第一个参数是一个格式字符串，可以包含一个或多个格式化占位符。在这个例子中，我们使用了"%c"来表示一个ASCII字符。$display()函数的后续参数是要显示的值，可以是一个或多个。在这个例子中，我们传递了发送的数据。

使用$display()函数发送数据有一个明显的缺点，即由于$display()函数是在仿真期间调用的，因此它不会产生实际的串行输出。这意味着我们无法使用这种方法来在实际的硬件中发送数据。如果需要在硬件中发送数据，则需要使用UART发送器和FIFO缓冲区等电路。