帮我生成一段VHDL乘法器示例代码

好的，以下是一个简单的VHDL乘法器示例代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity multiplier is
    Port ( a      : in  signed(7 downto 0);
           b      : in  signed(7 downto 0);
           result : out signed(15 downto 0));
end multiplier;

architecture Behavioral of multiplier is

begin

    result <= a * b;

end Behavioral;

这段代码定义了一个简单的乘法器，它将两个8位的有符号数相乘，并将结果输出为一个16位的有符号数。乘法操作使用VHDL中的内置运算符“*”实现，它将两个输入数相乘，并将结果赋值给输出信号。由于输入和输出都是有符号数，因此使用了“signed”类型。