BPSK 调制的 FPGA 代码的设计以及vivado仿真代码

BPSK 调制是一种基本的数字调制方式，可以用于数字通信系统中。下面给出一个简单的 BPSK 调制的 FPGA 代码设计及 Vivado 仿真代码。

设计思路：
1. 生成随机比特序列。
2. 将输入比特序列转化为BPSK调制信号。
3. 输出BPSK调制信号。

代码实现：

module bpsk(
    input clk,
    input reset,
    input [7:0] in_data,
    output reg out_signal
);

// 随机比特序列
reg [7:0] data [0:127];
integer i, j;

// 正弦波形数据
reg [31:0] sin_data [0:1023];
integer k;
reg [9:0] addr;

// 初始化数据
initial begin
    // 初始化随机比特序列
    for (i = 0; i < 128; i = i + 1) begin
        for (j = 0; j < 8; j = j + 1) begin
            data[i][j] = $random;
        end
    end
    // 初始化正弦波形数据
    for (k = 0; k < 1024; k = k + 1) begin
        sin_data[k] = $sin(2 * $pi * k / 1024) * 2047.5 + 2047.5;
    end
end

// BPSK调制
always @(posedge clk) begin
    if (reset) begin
        out_signal <= 1'b0;
        addr <= 10'd0;
    end else begin
        if (addr == 10'd1023) begin
            addr <= 10'd0;
        end else begin
            addr <= addr + 10'd1;
        end
        out_signal <= data[addr[9:2]][addr[1:0]] ? sin_data[addr][31] : ~sin_data[addr][31];
    end
end

endmodule

Vivado 仿真代码：

`timescale 1ns / 1ns

module bpsk_tb();

reg clk;
reg reset;
reg [7:0] in_data;
wire out_signal;

bpsk uut(
    .clk(clk),
    .reset(reset),
    .in_data(in_data),
    .out_signal(out_signal)
);

initial begin
    clk = 1'b0;
    forever #5 clk = ~clk;
end

initial begin
    reset = 1'b1;
    in_data = 8'b0;
    #10 reset = 1'b0;
    #100000 $finish;
end

endmodule

在 Vivado 中创建工程，将 bpsk 模块和 bpsk_tb 模块添加到工程中。运行仿真即可得到仿真波形。