用verilog设计一个增减计数器的源代码和仿真代码

在Verilog中，我们可以创建一个简单的二进制加法计数器（即增减计数器），这里是一个基本的模块设计示例：

module counter (
    input wire clk,        // 时钟输入
    input wire reset,       // 重置信号
    output reg [7:0] count   // 输出计数值
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 8'h0;      // 当reset为高电平时，清零计数器
    end else if (clk) begin
        if (count == 8'hFF) // 当达到最大值时翻转计数
            count <= 8'h0;
        else
            count <= count + 1'b1;
    end
end

endmodule

这个模块有三个部分：
- `clk`：时钟输入，每次时钟上升沿会触发一次计数。
- `reset`：重置输入，当此信号为高时，计数器会被重置到初始状态（0）。
- `count`：是一个8位的寄存器，表示当前的计数值。

接下来是VHDL的仿真代码（假设使用modelsim）：

timescale 1ns / 1ps

initial begin
    $monitor("Reset: %b, Count: %h", reset, count);
    forever #50 $step(clk);  // 模拟时钟周期为50纳秒，步长1ns
    $finish;
end

// 运行仿真
vlib work
vcom counter.v
vsim -do "run -all; .quit"

在这个仿真脚本中，我们首先设置了一个时序模拟环境，然后编译并运行Verilog模块，监视重置和计数器的变化。