使用VHDL语言用74LS161清零和置数法组成六十进制计数器。

根据提供的引用内容，使用VHDL语言用74LS161清零和置数法组成六十进制计数器的步骤如下：

1. 首先，需要定义计数器的输入和输出信号。输入信号包括时钟信号CLK和清零信号CLR，输出信号为六十进制计数器的输出信号Q。

2. 接下来，需要实例化74LS161芯片，并将其连接到适当的输入和输出信号。

3. 将芯片的EP（Enable Parallel）和ET（Enable Tristate）引脚连接到高电平，以使其处于工作状态。

4. 将芯片的LD（Load）引脚连接到高电平，以使其处于异步置零状态。

5. 将芯片的RD（Reset Disable）引脚连接到芯片的进位输出口C，以实现进位功能。

6. 将芯片的Q0引脚连接到与非门的一个输入引脚，然后将与非门的输出引脚连接到芯片的RD引脚，以实现计数器重置功能。

7. 将芯片的进位输出口C连接到下一个74LS161芯片的进位输入口C，以实现多位计数器。

8. 最后，根据需要，将六十进制计数器的输出信号Q连接到其他电路或显示设备。

请注意，以上步骤仅为概述，具体的VHDL代码实现可能会有所不同，具体实现取决于具体的硬件平台和设计要求。