system verilog的形参

SystemVerilog是一种硬件描述语言(HDL)，用于系统级验证和设计。形参（Parameter）在SystemVerilog中类似于函数或模块的输入，它们是在模块定义时固定的，并在整个模块实例化期间不可更改。形参可以分为局部参数和全局参数两种：

1. 局部参数（Local Parameter）：只作用于当前模块内部，其值可以在模块声明时赋定，适用于需要在模块内部复用的常量。

module my_module(
    input wire clk,
    parameter local_param = 42 // 可选的初始值
);

2. 全局参数（Global Parameter）：在整个设计范围内的所有模块中可用，通常用于设置系统级别的配置。使用`parameter`关键字定义，并通过顶层模块传递给子模块。

module top (
    input wire clk,
    parameter global_param = 100
);

module my_submod (
    input wire clk,
    parameter local_param = global_param // 使用全局参数
);
...
endmodule // top