verilog 如何在tb放数组用于验证

在Verilog的测试bench（TB, Test Bench）中，你可以使用`integer`、`time`等基本数据类型，或者自定义的数据类型来存放数组，用于模拟和验证设计。下面是一个简单的例子，展示如何在TB中定义一个3x3的数组，并对其进行验证：

// 首先，在模块里定义一个数组
module my_design (
    input [2:0][2:0] matrix_input,
    output reg [2:0][2:0] matrix_output
);

// 设计模块的具体实现...
endmodule

// 测试 bench (TB) 部分
module tb_my_design;

reg [2:0][2:0] expected_matrix = {3, 3, 1, 0, 1, 0, 1, 4, 2}; // 定义预期结果

my_design uut (
    .matrix_input(expected_matrix), // 使用期望值作为输入
    .matrix_output(matrix_to_validate) // 对比验证的实际输出
);

// 生成随机数据进行输入，然后检查输出是否匹配预期
initial begin
    for (int i = 0; i < 3; i++) begin
        for (int j = 0; j < 3; j++) begin
            matrix_to_validate[i][j] = $urandom_range(0, 10); // 生成随机值
            // 检查输出是否等于预期
            assert equality (matrix_output[i][j], expected_matrix[i][j]);
        end
    end
    #1000; // 验证时间足够长，完成后结束仿真
end

endmodule

在这个例子中，我们首先定义了一个`expected_matrix`作为预期的输出，然后在循环中用随机数据填充`matrix_to_validate`。`assert equality`语句用于比较实际输出(`matrix_output`)与预期输出(`expected_matrix`)，如果它们不相等，则会在仿真过程中触发错误。