用verilog语句编写一下语句：用寄存器保存四个四位二进制数的值，当有一个新的输入时，若新的输入大于寄存器中最小的数，则替换掉

寄存器中最小的数。

以下是用Verilog编写保存四个四位二进制数的值，并进行比较和替换的代码：

module register(
input [15:0] new_input,
input clk,
input rst,
output [15:0] reg_output
);

reg [15:0] reg [0:3];
reg [1:0] smallest_index;

always @(posedge clk or posedge rst) begin
if(rst) begin
reg[0] <= 0;
reg[1] <= 0;
reg[2] <= 0;
reg[3] <= 0;
end else begin
smallest_index <= 0;
for(int i=1; i<4; i=i+1) begin
if(reg[smallest_index] > reg[i]) begin
smallest_index <= i;
end
end
if(new_input > reg[smallest_index]) begin
reg[smallest_index] <= new_input;
end
end
end

assign reg_output = {reg[0], reg[1], reg[2], reg[3]};
endmodule

在这个模块中，我们定义了一个包含4个16位寄存器的数组reg，以及一个用于保存最小值索引的变量smallest_index和一个新输入new_input。 首先，我们在always块中，当reset信号为1时，将寄存器中的值全部清零。在每个时钟上升沿时，我们检查输入的值是否大于寄存器中的最小值。如果是，则替换掉最小值。最后，我们将寄存器输出到reg_output中。