ncverilog makfile

一个 ncverilog 的 makefile 示例如下：

# Makefile for running ncverilog simulations

# Source files
SRCS = tb_top.sv \
       dut_top.sv \
       fifo.sv \
       my_module.sv

# Simulation parameters
TOP_MODULE = tb_top
SIM_TIME = 1000ns

# ncverilog options
NC_OPTS = +access+rwc \
          +define+SIM_TIME=$(SIM_TIME) \
          +define+DEBUG

# Targets
all: sim

sim:
    ncverilog $(NC_OPTS) $(SRCS) -top $(TOP_MODULE)

clean:
    rm -rf INCA_libs
    rm -rf *.log
    rm -rf *.fsdb

在这个示例中，我们定义了一些变量：

- `SRCS`：模拟所需的 Verilog 源文件列表。
- `TOP_MODULE`：顶层模块的名称。
- `SIM_TIME`：模拟时间。
- `NC_OPTS`：ncverilog 的一些选项，比如访问权限、宏定义和调试选项。

然后我们定义了三个目标：

- `all`：默认目标，等同于 `sim`。
- `sim`：运行 ncverilog 模拟。
- `clean`：清理模拟生成的文件，包括库文件、日志和仿真数据库。

你可以根据自己的需要修改这个示例来创建你自己的 makefile。