sv 的random函数

SV 是 SystemVerilog 的缩写，它是一种硬件描述语言。在 SystemVerilog 中，可以使用 `$random` 函数来生成随机数。这个函数可以用于生成不同数据类型的随机值，例如整数、实数、布尔值等。下面是一个示例：

module random_example;
  
  initial begin
    // 生成随机整数
    integer rand_int;
    rand_int = $random;
    $display("Random Integer: %0d", rand_int);
    
    // 生成随机实数
    real rand_real;
    rand_real = $urandom_range(0, 1); // 在 0 和 1 之间生成随机实数
    $display("Random Real: %0f", rand_real);
    
    // 生成随机布尔值
    bit rand_bit;
    rand_bit = $random;
    $display("Random Bit: %0b", rand_bit);
    
    // 生成随机枚举类型值
    enum {A, B, C} rand_enum;
    rand_enum = randomize(rand_enum); // 从枚举类型中随机选择一个值
    $display("Random Enum: %0s", rand_enum.name());
  end
  
endmodule

在上面的示例中，`$random` 函数用于生成随机整数和布尔值，`$urandom_range` 函数用于生成随机实数，`randomize` 函数用于生成随机枚举类型值。请注意，这些函数在仿真运行时才会产生随机值，而不是在编译时。