FPGA 50MHz分频2MHz 给出代码

FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，常用于实现数字信号处理和硬件加速等功能。为了将50 MHz的时钟频率分频到2 MHz，我们可以使用计数器和逻辑门来进行分频设计。以下是使用Verilog语言的一个简单示例，假设你有一个名为`clk`的50 MHz时钟输入和一个名为`output_clk`的2 MHz输出：

module fpga_divider (
    input wire clk,
    output reg [31:0] cnt,
    output wire output_clk // 代表2 MHz的输出
);

parameter DIVIDE_BY = 25; // 50 MHz / 2 MHz = 25

always @(posedge clk) begin
    if (cnt == DIVIDE_BY - 1) begin
        cnt <= 0; // 当计数达到最大值时清零
        output_clk <= ~output_clk; // 输出时钟翻转
    } else {
        cnt <= cnt + 1;
    }
end

// 确保计数器足够宽，存储完整的DIVIDE_BY周期
assign output_clk = cnt[31];

endmodule

这个模块中，我们使用了一个32位的计数器`cnt`，当`cnt`等于`DIVIDE_BY - 1`时，输出时钟`output_clk`会切换，从而实现分频。请注意，这只是一个简化版的示例，实际应用可能需要考虑更复杂的同步和异步机制以及资源管理。