systemverilog在约束中怎么实现三个数组随机后，相乘再相加，小于100000

SystemVerilog中的约束通常用于描述硬件设计的预期行为，而不是直接进行数值计算。然而，你可以利用伪随机数生成器以及一些逻辑来实现类似的功能，虽然这不是标准约束，但可以在仿真环境中模拟。

首先，你需要创建三个伪随机整数数组，然后在仿真时手动编写模块或函数来处理这三个数组的元素相乘、相加，并判断结果是否小于100000。这里是一个简化的示例：

// 定义一个辅助函数，假设random_array()返回范围在[0, 100]内的随机数组
function integer random_product_and_sum();
   integer [3:0] array_1 = {random_array(), random_array(), random_array()};
   integer product = 1'b0;
   integer sum = 0;

   foreach (item in array_1) {
      product *= item;
      sum += item;
   }

   if (product + sum < 100000) begin
      return product + sum;
   end else begin
      $display("Result exceeds limit; returning 100000");
      return 100000;
   end
endfunction

然后，在你的模块或设计中，你可以调用这个函数并在适当的约束中声明它的行为：

`ifdef SIMULATION
   constraint my_random_constraint : 
      @(posedge clk) // 假设clk是系统时钟信号
      |$cast(int, random_product_and_sum()) < 100000;
`endif

这将在仿真期间检查该条件。注意，这是非正式的约束，真正的约束应该基于设计需求和工具支持。在实际的设计文件中，你可能会选择更专业的方式来实现这样的逻辑，比如通过软件驱动的方式。