在使用ModelSim进行FPGA设计时，如何通过Verilog实现一个与74LS160计数器相似的十进制计数器，并保证其具有异步清零和同步预置功能？请提供相应的代码示例。

当你需要设计一个与74LS160计数器相似的十进制计数器时，可以利用Verilog语言结合ModelSim仿真工具来实现。首先，需要定义计数器的模块，指定其端口以匹配74LS160的引脚功能。异步清零功能可以通过一个always块实现，该块响应清零信号并重置计数器状态。而同步预置功能需要检测特定的控制信号，并在时钟上升沿时将预置值赋给计数器。以下是一个简化的代码示例，展示了如何实现这样一个计数器：

参考资源链接：[使用ModelSim设计74LS160十进制计数器](https://wenku.csdn.net/doc/6412b476be7fbd1778d3fac8?spm=1055.2569.3001.10343)

module decade_counter(
    input wire clk,        // 时钟信号
    input wire load_n,     // 装载信号，低电平有效
    input wire clear_n,    // 清除信号，低电平有效
    input wire [3:0] data, // 预置数据
    output reg [3:0] q     // 计数器输出
);

    // 计数器逻辑
    always @(posedge clk or negedge clear_n) begin
        if (!clear_n) begin
            // 异步清零
            q <= 4'b0000;
        end else if (!load_n) begin
            // 同步预置
            q <= data;
        end else begin
            // 正常计数
            if (q == 4'b1001) begin
                q <= 4'b0000;
            end else begin
                q <= q + 1'b1;
            end
        end
    end
endmodule

在上述代码中，`always`块在时钟上升沿或清除信号的下降沿被触发。如果`clear_n`信号被拉低，则计数器会立即清零；如果`load_n`信号被拉低，则会在下一个时钟上升沿将输入的`data`值加载到计数器中；否则计数器将正常计数。计数器的最大值被设定为9（十进制），超过这个值后会自动回到0，从而实现十进制计数。

在ModelSim中进行仿真测试时，可以编写一个测试平台来生成时钟信号、装载和清除信号，以及预置数据，然后观察计数器的行为是否符合预期。测试平台中的代码应该包含激励信号的生成和结果的验证。

掌握了这种设计和仿真过程后，你将能够更深入地理解数字逻辑电路设计，并在FPGA设计中应用这些知识。推荐深入学习《使用ModelSim设计74LS160十进制计数器》这本资料，它不仅包含了实验指导，还包括了对ModelSim仿真工具的详细介绍以及对Verilog语言在FPGA设计中的实际应用。通过这份资料，你可以进一步扩展知识面，提升设计和调试FPGA电路的能力。

参考资源链接：[使用ModelSim设计74LS160十进制计数器](https://wenku.csdn.net/doc/6412b476be7fbd1778d3fac8?spm=1055.2569.3001.10343)