vivado 时序调节

vado中的时序调节是通过设置输入和输出端口的时序信息来实现的。可以使用set_input_delay和set_output_delay命令来设置FPGA范围外的延迟值。建立时间问题是工程设计中最常遇到的问题之一，一般会导致建立时间违例的原因有两个：逻辑级数太大或者扇出太大。对于保持时间问题，可以使用双寄存器法来解决，将两个寄存器放在同一个slice中可以降低平均无障碍时间。在Vivado中，布局布线方面提供了几种不同的策略，通过不同策略的组合可以产生上千种不同的布局布线结果，还可以使用tcl钩子脚本自定义布局布线过程。