国庆节快乐modelsim仿真图代码

国庆节快乐！以下是使用Modelsim进行仿真的Verilog代码示例：

module counter(
  input wire clk,
  input wire reset,
  output wire [3:0] count
);

reg [3:0] count_reg;

always @(posedge clk or posedge reset) begin
  if (reset)
    count_reg <= 4'b0000;
  else
    count_reg <= count_reg + 1;
end

assign count = count_reg;

endmodule

请注意，这只是一个简单的计数器模块，当时钟上升沿到来时，计数器的值会递增。当复位信号高电平时，计数器被重置为0。