请用sv实现一段代码：一个clk_in,clk_out.clk_in跟clk_out有一个相位差，踩clk_in的上升沿和clk_out，得出当前仿真时间，计算两个上升沿的差值是不是0.2ns，在class里面实现代码

SV（SystemVerilog）是一种硬件描述语言，它支持面向对象编程的特性。以下是使用SystemVerilog实现您要求的代码的一个简单例子。这个例子中，我们使用一个类来表示时钟相位差检测器，它包含一个方法来比较`clk_in`和`clk_out`的上升沿，并计算时间差值。

class ClockPhaseDetector;
    // 类成员变量，用于存储上一次的上升沿时间
    time last_clk_in_rising_edge_time;
    time last_clk_out_rising_edge_time;

    // 方法：检测上升沿并计算时间差值
    function void detect_and_measure_phase_difference(input time clk_in_rising_edge_time, input time clk_out_rising_edge_time);
        // 计算两个上升沿的时间差值
        time phase_difference = clk_out_rising_edge_time - clk_in_rising_edge_time;
        
        // 显示结果
        if (phase_difference == 200ps) begin
            $display("上升沿的时间差为0.2ns，在 %t", phase_difference);
        end else begin
            $display("上升沿的时间差不为0.2ns，在 %t", phase_difference);
        end
        
        // 更新上一次上升沿的时间
        last_clk_in_rising_edge_time = clk_in_rising_edge_time;
        last_clk_out_rising_edge_time = clk_out_rising_edge_time;
    endfunction
endclass

// 实例化检测器对象
ClockPhaseDetector detector = new();

// 测试代码
initial begin
    time clk_in_rising_edge_time = 0;
    time clk_out_rising_edge_time = 0;
    
    // 假设clk_in和clk_out是已经定义好的时钟信号
    // 这里只是示例，实际上clk_in和clk_out应该是由测试激励产生的时钟信号
    
    // clk_in 和 clk_out 的上升沿时间序列（仅作为示例）
    clk_in_rising_edge_time = 0ns; // 假设clk_in的第一个上升沿时间为0ns
    clk_out_rising_edge_time = 180ps; // 假设clk_out的第一个上升沿时间为180ps（相位差0.18ns）
    detector.detect_and_measure_phase_difference(clk_in_rising_edge_time, clk_out_rising_edge_time);
    
    clk_in_rising_edge_time = 1ns; // 假设下一个上升沿时间为1ns
    clk_out_rising_edge_time = 1200ps; // 假设下一个上升沿时间为1200ps（相位差0.2ns）
    detector.detect_and_measure_phase_difference(clk_in_rising_edge_time, clk_out_rising_edge_time);
    
    // ... 在这里添加更多的上升沿检测
    
    // 结束测试
    $finish;
end

请注意，以上代码是一个简化的例子，假设`clk_in`和`clk_out`的上升沿时间是预先定义的。在实际的仿真环境中，你需要根据实际的时钟信号来触发上升沿检测，可能是通过`posedge`事件触发或者其他方式来实现。