verilog二维数组赋值

在 Verilog 中，可以使用下面的语法为二维数组赋值：

module example;
  reg [7:0] array [0:3][0:3];  // 声明一个 4x4 的二维数组
  
  initial begin
    // 使用花括号初始化二维数组
    array = '{ '{8'h01, 8'h02, 8'h03, 8'h04},
               '{8'h05, 8'h06, 8'h07, 8'h08},
               '{8'h09, 8'h0A, 8'h0B, 8'h0C},
               '{8'h0D, 8'h0E, 8'h0F, 8'h10}};
    
    // 打印二维数组的值
    for (int i = 0; i < 4; i = i + 1) begin
      for (int j = 0; j < 4; j = j + 1) begin
        $display("array[%0d][%0d] = %h", i, j, array[i][j]);
      end
    end
  end
endmodule

在上面的例子中，我们声明了一个名为 `array` 的二维数组，它的大小是 4x4，元素类型是 `reg [7:0]`。然后，在 `initial` 块中使用花括号 `{}` 来对二维数组进行赋值。最后，使用循环打印出二维数组的值。

注意，Verilog 中的数组索引是从 0 开始的。所以，在声明数组时，`[0:3]` 表示索引范围是 0 到 3。在访问数组元素时，使用方括号 `[i][j]` 来访问二维数组的第 i 行、第 j 列的元素。