用quartus设计分频器，50Mhz进0.5hz出，verilog代码

在Quartus中设计一个将50MHz输入信号分频到0.5Hz输出的分频器，通常会使用计数器和移位寄存器。这里是一个简单的Verilog代码示例，基于同步分频器的设计思想：

module frequency_divider (
    input wire clk_i,           // 输入时钟
    input wire reset_ni,        // 清零信号
    output reg divided_clk_o    // 输出分频后的时钟
);

parameter DIVIDER_RATIO = 10000000;   // 分频比例，50M / 0.5Hz = 10^7

// 硬件计数器模块
reg [31:0] counter;

always @(posedge clk_i or negedge reset_ni) begin
    if (~reset_ni) begin
        counter <= 0;
    end else if (clk_i) begin
        if (counter == DIVIDER_RATIO - 1) begin
            counter <= 0;      // 当计数值等于分频比减一时翻转
        } else {
            counter <= counter + 1;
        }
    end
end

assign divided_clk_o = counter == 0;  // 当计数器归零时，输出为低电平，表示0.5Hz周期结束

endmodule