overlay_declare和module_declare

`overlay_declare` 和 `module_declare` 是Verilog语言中用于模块声明和连接的重要指令。它们分别对应于两个概念：

1. **overlay_declare**：这个关键字通常用于描述硬件映射或复用（overlaying）的情况。在Verilog中，overlay允许在同一地址空间上同时实例化多个模块的不同部分。通过`overlay_declare`，设计师可以指定哪些模块的部分应该共享相同的内存区域。例如，如果有一个寄存器组需要在不同的功能块中多次使用，可以使用overlay来节省硬件资源。

   module top;
     ... (some other modules)
     reg [7:0] shared_reg; // Declare the shared register

     // Overlay instances using shared_reg
     my_module inst1(.data(shared_reg));
     my_module inst2(.data(shared_reg));
   endmodule

2. **module_declare**：这是纯粹的模块声明，用于定义一个新的设计单元，它有自己的端口列表和内部结构。当你想要创建一个独立的功能块供其他模块引用时，会使用`module`关键字来声明模块，并提供其输入输出信号以及可能的参数。

   module my_module #(
       parameter WIDTH = 8
   ) (
      input [WIDTH-1:0] data_in,
      output reg [WIDTH-1:0] data_out
   );
     // Module body goes here
   endmodule