verilog的SPI协议

### Verilog 实现 SPI 协议

#### 主机端 SPI 接口设计

为了实现SPI协议，在Verilog中定义了一个接口模块，该模块包含了用于控制和状态指示的各种信号。此部分描述了如何构建一个基本的SPI主机控制器。

module spi_master (
    input wire I_clk,          // System clock 输入系统时钟
    input wire I_rst_n,        // Active low reset signal 复位信号(低电平有效)
    input wire I_tx_en,        // Transmit enable 发送使能信号
    input wire I_rx_en,        // Receive enable 接收使能信号
    input wire [7:0] I_data_in,// Parallel data to send 并行输入的数据
    output reg [7:0] O_data_out, // Received parallel data 输出接收到的并行数据
    output reg O_tx_done,      // Transmission done flag 发送完成标志
    output reg O_rx_done,      // Reception done flag 接收完成标志
    input wire I_spi_miso,     // Master In Slave Out (MISO) 从设备到主设备的数据线
    output reg O_spi_cs,       // Chip select 芯片选择信号
    output reg O_spi_sck,      // Serial Clock 序列时钟
    output reg O_spi_mosi      // Master Out Slave In (MOSI) 主设备到从设备的数据线
);

这段代码初始化了SPI通信所需的全部外部连接，并声明了一些内部寄存器变量来保存传输的状态和其他重要参数[^3]。

#### 数据发送过程

当`I_tx_en`被激活（即设置为逻辑'1'），则启动一次新的数据帧传送操作：

always @(posedge I_clk or negedge I_rst_n) begin : tx_process
    if (!I_rst_n) begin
        bit_cnt <= 8'd0;
        shift_reg <= 8'b0;
        O_spi_mosi <= 1'b0;
        O_tx_done <= 1'b0;
    end else if (I_tx_en && !tx_busy) begin
        tx_busy <= 1'b1;           // Set busy state 设置忙碌状态
        bit_cnt <= 8'd7;            // Start with MSB 开始于最高位
        shift_reg <= I_data_in;     // Load the byte into shift register 将字节加载至移位寄存器
        O_spi_cs <= 1'b0;           // Activate chip select 激活芯片选择
        O_spi_sck <= 1'b0;          // Initialize SCK as idle 初始化SCK为空闲态
    end else if (bit_cnt >= 0 && tx_busy) begin
        O_spi_mosi <= shift_reg[7]; // Send current bit 发送当前位
        {shift_reg, O_spi_sck} <= {shift_reg << 1, ~O_spi_sck}; // Toggle SCK and shift left 切换SCK并向左移动一位
        
        if(bit_cnt == 0) begin
            O_spi_cs <= 1'b1;         // Deactivate CS 取消激活CS
            O_tx_done <= 1'b1;        // Signal transmission complete 通知发送已完成
            tx_busy <= 1'b0;          // Clear busy status 清除忙碌状态
        end else begin
            bit_cnt <= bit_cnt - 1;   // Move to next bit 移动到下一位
        end
    end
end

这里展示了完整的发送流程，包括准备阶段、实际比特流转换以及最终结束条件下的清理工作。

#### 数据接收处理

对于接收路径，则是在每次检测到来自slave侧的变化之后更新本地存储的内容:

always @(posedge I_spi_sck or negedge I_rst_n) begin : rx_process
    if(!I_rst_n) begin
        recv_shift_reg <= 8'b0;
        O_data_out <= 8'b0;
        O_rx_done <= 1'b0;
    end else if(I_rx_en && !rx_busy) begin
        rx_busy <= 1'b1;
        bit_cnt <= 8'd7;
        O_spi_cs <= 1'b0;
    end else if(rx_busy && bit_cnt>=0) begin
        recv_shift_reg <= {recv_shift_reg[6:0], I_spi_miso};
        
        if(bit_cnt==0)begin
            O_data_out <= recv_shift_reg;
            O_rx_done <= 1'b1;
            O_spi_cs <= 1'b1;
            rx_busy <= 1'b0;
        end else begin
            bit_cnt <= bit_cnt - 1;
        end
    end
end

这部分实现了对接收到的信息逐位累积直到整个字节都被读取完毕后的输出动作。