用VHDL语句设计一个计时器，具体功能为: 1. 计时精度为1s，最多能计时15s 2. 带有暂停/继续计时和复位的功能 3. 利用数码LED显示计时结果。

在VHDL语言中设计一个15秒计时器，并结合暂停、继续和复位功能以及数码LED显示，你可以按照以下步骤构建：

首先，定义一个名为`Timer`的行为级模块，包含三个主要状态机状态：`RUNNING`, `PAUSED`, 和 `IDLE` (复位)。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Timer is
    Port (
        clk : in STD_LOGIC;       -- 主时钟输入
        reset : in STD_LOGIC;      -- 复位信号
        start : in STD_LOGIC;     -- 开始计时信号
        stop : in STD_LOGIC;      -- 暂停/继续信号
        count_out : out std_logic_vector(3 downto 0);  -- LED数码显示输出
        timer_en : out std_logic    -- 计时器启用信号
    );
end Timer;

接下来，在架构体里设计状态机和计数逻辑：

architecture Behavioral of Timer is
    type State_Type is (IDLE, STARTED, PAUSED);
    signal state : State_Type := IDLE;
    signal countdown : integer range 0 to 15 := 15;
begin
    process (clk, reset, start, stop)
        variable elapsed_time : time := 0 ns;
    begin
        if reset = '1' then
            state <= IDLE;
            countdown <= 15;
            timer_en <= '0';
        elsif rising_edge(clk) then
            case state is
                when IDLE =>
                    if start = '1' and countdown > 0 then
                        state <= STARTED;
                        timer_en <= '1';
                        elapsed_time <= 0 ns;
                    else
                        state <= IDLE;
                        timer_en <= '0';
                    end if;
                
                when STARTED =>
                    if countdown > 0 then
                        countdown <= countdown - 1;
                        elapsed_time <= elapsed_time + 1000 ns;   -- 每秒递增1000ns (假设LED显示一次更新需要1ms)
                    else
                        if stop = '1' then
                            state <= PAUSED;
                        else
                            state <= IDLE;
                        end if;
                    end if;
                    
                when PAUSED =>
                    if stop = '0' then
                        state <= STARTED;
                    end if;
            end case;
            
            count_out <= std_logic_vector(to_unsigned(elapsed_time / 1000, 4)); -- LED显示1s时间单位，取整数值
        end if;
    end process;
end Behavioral;

这个VHDL设计实现了15秒计时器，当`start`信号激活时开始计时，`stop`信号用于暂停/继续计时，`reset`信号用于复位计时器。LED显示通过`count_out`端口更新，显示的是计时的整数秒数。