用Verilog实现一个具有循环左移和循环右移功能的8位串入并出位移寄存器

已经在前面的回答中给出了实现一个具有循环左移和循环右移功能的8位串入并出位移寄存器的Verilog代码。这里再给出一遍：

module shift_register (
    input clk,
    input rst,
    input [7:0] data_in,
    input shift_left,
    input shift_right,
    output reg [7:0] data_out
);

reg [7:0] shift_reg;

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        shift_reg <= 8'b0;
    end
    else begin
        if (shift_left) begin
            shift_reg <= {shift_reg[6:0], data_in};
        end
        else if (shift_right) begin
            shift_reg <= {data_in, shift_reg[7:1]};
        end
        else begin
            shift_reg <= data_in;
        end
    end
end

assign data_out = shift_reg;

endmodule

这个模块包含一个时钟信号（`clk`）、一个复位信号（`rst`）、一个8位数据输入端口（`data_in`）、两个控制信号（`shift_left` 和 `shift_right`）以及一个8位数据输出端口（`data_out`）。

通过 `shift_left` 和 `shift_right` 信号，可以控制数据的方向。如果 `shift_left` 信号为1，那么模块会将数据移动到寄存器的左侧，并将最右侧的数据移出。如果 `shift_right` 信号为1，那么模块会将数据移动到寄存器的右侧，并将最左侧的数据移出。如果 `shift_left` 和 `shift_right` 信号都为0，那么模块会简单地将输入数据存储到寄存器中。

最后，通过 `assign` 语句将输出端口与寄存器的当前值相连。在 `always` 块中，使用时钟信号和复位信号对寄存器进行更新和清零。