举例说明systemverilog 中ifdef else endif的用法

`ifdef`、`else`、`endif` 是 SystemVerilog 中用来进行条件编译的关键字。其语法如下：

`ifdef macro_name
    // 如果 macro_name 定义了，则执行这里的代码
`else
    // 如果 macro_name 没有定义，则执行这里的代码
`endif

其中，`macro_name` 是一个宏定义的名称。如果该宏被定义了，则执行 `ifdef` 后面的代码块；如果该宏没有被定义，则执行 `else` 后面的代码块；`endif` 表示条件编译结束。

下面是一个示例代码，展示了 `ifdef`、`else`、`endif` 的用法：

`define MY_MACRO

module example;

    initial begin
        `ifdef MY_MACRO
            $display("MY_MACRO is defined.");
        `else
            $display("MY_MACRO is not defined.");
        `endif
    end

endmodule

在上面的例子中，我们定义了一个名为 `MY_MACRO` 的宏。在 `initial` 块中，我们使用 `ifdef`、`else`、`endif` 来判断该宏是否被定义，并输出相应的提示信息。在这个例子中，由于 `MY_MACRO` 被定义了，因此输出的信息是 "MY_MACRO is defined."。

当我们注释掉 `define MY_MACRO` 这行，重新运行代码时，输出的信息将变成 "MY_MACRO is not defined."。这就是 `ifdef`、`else`、`endif` 在条件编译中的用法。