用verilog语言设计一个利用8位二进制全加器构成的16位二进制全加器模块

module adder16bit(input [15:0] A, input [15:0] B, output [15:0] sum);

wire carry;
wire [7:0] carry_chain;

// 8-bit full adder module
// 定义 8 个全加器，用于构成 16 位全加器
// 8 位加法器的输入分别是 A[7:0]、B[7:0]、carry_in
// 8 位加法器的输出分别是 sum[7:0]、carry_out
// carry_chain[0] 表示最低位的进位信号，carry_chain[7] 表示最高位的进位信号
full_adder fa0(A[7], B[7], 1'b0, sum[7], carry_chain[0]);
full_adder fa1(A[6], B[6], carry_chain[0], sum[6], carry_chain[1]);
full_adder fa2(A[5], B[5], carry_chain[1], sum[5], carry_chain[2]);
full_adder fa3(A[4], B[4], carry_chain[2], sum[4], carry_chain[3]);
full_adder fa4(A[3], B[3], carry_chain[3], sum[3], carry_chain[4]);
full_adder fa5(A[2], B[2], carry_chain[4], sum[2], carry_chain[5]);
full_adder fa6(A[1], B[1], carry_chain[5], sum[1], carry_chain[6]);
full_adder fa7(A[0], B[0], carry_chain[6], sum[0], carry_chain[7]);

// 最高位的进位信号 carry_chain[7] 即为最终的进位信号
assign carry = carry_chain[7];

// 输出信号 sum[15:8] 是直接从 8 位加法器的输出信号中取得的
// 输出信号 sum[7:0] 则是通过最终的进位信号计算得到的
assign sum[15:8] = A[15:8] + B[15:8] + carry_chain[6];
assign sum[7] = carry;

endmodule

// 8-bit full adder module
// 8 位全加器的定义
// 输入信号 a、b、carry_in
// 输出信号 sum、carry_out
module full_adder(input a, input b, input carry_in, output sum, output carry_out);

assign sum = a ^ b ^ carry_in;
assign carry_out = (a & b) | (carry_in & (a ^ b));

endmodule