verilog设计四位密码锁

以下是一个简单的Verilog代码，实现了一个四位数字密码锁的设计：

module password_lock (
  input [3:0] input_code,
  input [3:0] password,
  output locked
);

reg [3:0] code;

always @ (input_code)
begin
  code <= input_code;
end

assign locked = (code == password);

endmodule

这个模块有三个输入和一个输出：

* `input_code`是你输入的四位数字代码
* `password`是预设的四位数字密码
* `locked`是一个输出信号，如果输入的代码与密码匹配，则为1，否则为0。

在上面的代码中，我们使用 `always` 块来实现了将 `input_code` 的值存储到 `code` 中的逻辑。然后，我们使用 `assign` 语句将 `locked` 信号连接到一个比较操作，该操作比较 `code` 和 `password` 是否相等。如果相等，则 `locked` 信号被置为1，否则为0。