47译码器verilog

以下是一个简单的 4-7 译码器的 Verilog 代码：

module decoder47(input [3:0] in, output reg [6:0] out);

always @(*)
begin
   case(in)
      4'b0000: out = 7'b1000000;
      4'b0001: out = 7'b1111001;
      4'b0010: out = 7'b0100100;
      4'b0011: out = 7'b0110000;
      4'b0100: out = 7'b0011001;
      4'b0101: out = 7'b0010010;
      4'b0110: out = 7'b0000010;
      4'b0111: out = 7'b1111000;
      4'b1000: out = 7'b0000000;
      4'b1001: out = 7'b0010000;
      4'b1010: out = 7'b0001000;
      4'b1011: out = 7'b0000011;
      4'b1100: out = 7'b1000110;
      4'b1101: out = 7'b0100001;
      4'b1110: out = 7'b0000110;
      4'b1111: out = 7'b0001110;
   endcase
end

endmodule

这个 4-7 译码器的输入是一个 4 位的二进制数 `in`，输出是一个 7 位的二进制数 `out`。根据输入的不同，输出会对应不同的七段数码管显示的数字。在这个例子中，我们使用了一个 `case` 语句，根据输入的值来分别设置不同的输出。注意，我们使用了 `reg` 声明 `out` 变量，因为我们需要在 `always` 块中对它进行赋值。