Verilog 定义变量

在 Verilog 中，可以使用 `reg` 或 `wire` 关键字来定义变量。这两关键字用于声明同类型的变量。

- `reg` 用于声明可存储的变量，类似于寄存器。它可以存储数据，并且可以在模块内部进行赋值和读取操作。
- `wire` 用于声明连线，类似于导线。它主要用于连接模块之间的信号传输，不能在模块内部赋值。

下面是一些关于变量定义的示例：

reg [7:0] reg_variable;       // 声明一个 8 位宽的可存储变量
wire [3:0] wire_variable;     // 声明一个 4 位宽的连线

reg reg_var_1, reg_var_2;     // 同时声明多个可存储变量
wire wire_var_1, wire_var_2;  // 同时声明多个连线

reg signed [15:0] signed_var; // 声明一个带符号的 16 位宽的可存储变量

需要注意的是，在 Verilog 中，变量的宽度可以使用 `[MSB:LSB]` 的形式来指定，其中 MSB 是最高有效位，LSB 是最低有效位。