verilog编写pwm波输出100hz

以下是一个简单的Verilog代码段，可用于实现100Hz的PWM波输出：

module pwm(
    input clk,        // 输入时钟信号
    input rst,        // 复位信号
    input [7:0] duty, // 占空比（0-255）
    output reg pwm_out // PWM输出
);

reg [7:0] count;

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        count <= 8'h00;
        pwm_out <= 1'b0;
    end else begin
        if (count >= duty) begin
            pwm_out <= 1'b0;
        end else begin
            pwm_out <= 1'b1;
        end
        count <= count + 1;
        if (count >= 8'h64) begin
            count <= 8'h00;
        end
    end
end

endmodule

这个模块接收一个时钟信号和一个复位信号。在时钟上升沿的时候，计数器 `count` 会加1，当计数器的值大于或等于占空比 `duty` 时，PWM输出为低电平，否则为高电平。当计数器的值达到 `0x64`（100）时，计数器会重新计数，从而实现100Hz的PWM波输出。