Quartus II9.0版本VerilogHDL 数字时钟设计能够正确显示时、分、秒，并有校时、半点报时和整点报时功能

以下是一个基本的Verilog HDL数字时钟设计，可以正确显示时、分、秒，并且具有校时、半点报时和整点报时功能。你可以根据你的需求进行修改和优化。

module clock(
    input clk,             // 输入时钟信号
    input rst,             // 输入复位信号
    output [3:0] hour,     // 输出小时数
    output [5:0] minute,   // 输出分钟数
    output [5:0] second    // 输出秒数
);

reg [3:0] hour_reg = 4'b0001;   // 初始化小时数为1
reg [5:0] minute_reg = 6'b000000; // 初始化分钟数为0
reg [5:0] second_reg = 6'b000000; // 初始化秒数为0

reg [3:0] hour_count = 4'b0000;   // 初始化小时计数器为0
reg [5:0] minute_count = 6'b0000; // 初始化分钟计数器为0
reg [5:0] second_count = 6'b0000; // 初始化秒计数器为0

reg [1:0] mode = 2'b00;  // 初始化模式为00

always @ (posedge clk or posedge rst) begin
    if (rst) begin
        hour_reg <= 4'b0001;
        minute_reg <= 6'b000000;
        second_reg <= 6'b000000;
        hour_count <= 4'b0000;
        minute_count <= 6'b0000;
        second_count <= 6'b0000;
        mode <= 2'b00;
    end
    else begin
        // 秒计数器加1
        second_count <= second_count + 1;
        if (second_count == 60) begin
            second_count <= 6'b0000;
            // 分钟计数器加1
            minute_count <= minute_count + 1;
            if (minute_count == 60) begin
                minute_count <= 6'b0000;
                // 小时计数器加1
                hour_count <= hour_count + 1;
                if (hour_count == 12) begin
                    hour_count <= 4'b0000;
                end
            end
        end
        
        // 校时模式
        if (mode == 2'b01) begin
            if (second_count == 10) begin
                second_reg <= second_reg + 1;
                if (second_reg == 60) begin
                    second_reg <= 6'b000000;
                    minute_reg <= minute_reg + 1;
                    if (minute_reg == 60) begin
                        minute_reg <= 6'b000000;
                        hour_reg <= hour_reg + 1;
                        if (hour_reg == 12) begin
                            hour_reg <= 4'b0000;
                        end
                    end
                end
            end
        end
        
        // 半点报时模式
        if (mode == 2'b10 && minute_count == 30 && second_count == 0) begin
            $display("It's half past %d.", hour_reg);
        end
        
        // 整点报时模式
        if (mode == 2'b11 && minute_count == 0 && second_count == 0) begin
            if (hour_reg == 4'b0000) begin
                $display("It's twelve o'clock.");
            end
            else begin
                $display("It's %d o'clock.", hour_reg);
            end
        end
        
        // 显示时间
        hour <= hour_reg;
        minute <= minute_reg;
        second <= second_reg;
    end
end

// 模式选择
always @ (posedge clk or posedge rst) begin
    if (rst) begin
        mode <= 2'b00;
    end
    else begin
        if (mode == 2'b00 && hour_count == 2 && minute_count == 0 && second_count == 0) begin
            mode <= 2'b01;  // 校时模式
        end
        else if (mode == 2'b01 && second_count == 10) begin
            mode <= 2'b10;  // 半点报时模式
        end
        else if (mode == 2'b10 && minute_count == 31 && second_count == 0) begin
            mode <= 2'b11;  // 整点报时模式
        end
        else if (mode == 2'b11 && minute_count == 1 && second_count == 0) begin
            mode <= 2'b00;  // 普通模式
        end
    end
end

endmodule

在这个设计中，我们使用了三个寄存器来存储时、分、秒，并使用三个计数器来计算时间。同时，我们还使用了一个模式寄存器来切换不同的模式，包括普通模式、校时模式、半点报时模式和整点报时模式。

在普通模式下，时钟会按照正常的时间流逝，同时将当前的时、分、秒显示在输出端口上。在校时模式下，时钟会以10秒为单位自动校准时间，并将校准后的时、分、秒显示在输出端口上。在半点报时模式下，时钟会在每个半点报告当前的小时数。在整点报时模式下，时钟会在每个整点报告当前的小时数。

你可以根据自己的需求对这个设计进行修改和优化。