6.8 在Verilog中，哪些操作是并发执行的，哪些操作是顺序执行的？ 6.9 试编写求补码的Verilog程序，输入是带符号的8位二进制数。 6.10 试编写两个4位二进制数相减的Verilog程序。 6.11 有一个比较电路，当输入的一位8421BCD码大于4时，输出为1，否则为0，试编写出Verilog程序。 6.12 用Verilog设计一个类似74138的译码器电路，用Synplify软件对设计文件进行综合，观察RTL级综合视图和门级综合视图。

很好，我会依次回答你的问题：

6.8 在Verilog中，组合逻辑是并发执行的，即不需要时钟信号，同时所有的逻辑门都可以并行执行。而时序逻辑是顺序执行的，需要时钟信号控制，按照时钟的上升沿或下降沿依次执行。

6.9 下面是求补码的Verilog程序：

module complement(input signed [7:0] num, output signed [7:0] result);
    assign result = ~num + 1;
endmodule

6.10 下面是两个4位二进制数相减的Verilog程序：

module subtract(input [3:0] a, input [3:0] b, output [3:0] result);
    assign result = a - b;
endmodule

6.11 下面是比较电路的Verilog程序：

module compare(input [3:0] bcd, output reg out);
    always @(*) begin
        if(bcd > 4)
            out = 1;
        else
            out = 0;
    end
endmodule

6.12 下面是类似74138的译码器电路的Verilog程序：

module decoder(input [2:0] sel, output [7:0] out);
    assign out = (sel == 3'b000) ? 8'b00000001 :
                 (sel == 3'b001) ? 8'b00000010 :
                 (sel == 3'b010) ? 8'b00000100 :
                 (sel == 3'b011) ? 8'b00001000 :
                 (sel == 3'b100) ? 8'b00010000 :
                 (sel == 3'b101) ? 8'b00100000 :
                 (sel == 3'b110) ? 8'b01000000 :
                                   8'b10000000;
endmodule

以上程序仅供参考，具体实现应根据具体需求进行调整。同时，设计文件的综合视图可能会因为工具不同而不同，需要根据实际情况进行观察。