verilog中仿真时阻塞语句和非阻塞语句的区别

在 Verilog 中，阻塞语句和非阻塞语句是用来描述时序逻辑的两种不同的方式。

阻塞语句使用“=”赋值符号，它在执行时会阻塞当前语句的执行，直到该语句执行完成才会执行下一条语句。阻塞语句的执行顺序与代码书写顺序一致，适用于组合逻辑。

例如：

always @ (a, b)
    begin
        c = a & b;
        d = c | a;
    end

在这个例子中，当 a 或 b 改变时，c 和 d 的值会被计算。在计算 c 时，阻塞语句“c = a & b;”会被执行，直到 c 的值被计算出来才会执行下一条语句“d = c | a;”。

非阻塞语句使用“<=”赋值符号，它在执行时不会阻塞当前语句的执行，而是立即执行下一条语句。非阻塞语句的执行顺序与代码书写顺序不一致，适用于时序逻辑。

例如：

always @ (posedge clk)
    begin
        q <= d;
        d <= ~q;
    end

在这个例子中，当时钟上升沿到来时，q 的值将被更新为 d 的值，而 d 的值将被更新为 q 的反相。这里使用非阻塞语句是因为在时序逻辑中，需要将当前时刻的状态保存下来，以便在下一个时刻使用。使用阻塞语句可能会导致状态错误，因为当前语句的执行可能会影响下一条语句的执行。

总的来说，阻塞语句适用于组合逻辑，而非阻塞语句适用于时序逻辑。在写 Verilog 代码时，根据需要选择适当的赋值符号可以有效地描述出所需的逻辑功能。

相关问题

system verilog中@和非阻塞赋值

在SystemVerilog中，"@"符号用于建立仿真中的时间条件。它通常与事件或延时一起使用，用于控制程序在特定条件下的执行。当满足指定的事件或经过指定的延时后，程序将继续执行。

例如，假设有一个时钟信号clk和一个寄存器reg。我们可以使用@符号定义一个时钟事件，以确保程序在每个上升沿时执行。

always @(posedge clk)
begin
  // 在每个时钟上升沿时执行的代码
end

另一方面，非阻塞赋值（<=）用于在组合逻辑电路中进行并行赋值。与阻塞赋值（=）不同，非阻塞赋值在赋值语句之间没有顺序依赖关系，并且在同一时间步骤中同时进行赋值。

例如，假设我们有两个寄存器a和b，并且希望在每个时钟上升沿时将b的值赋给a。我们可以使用非阻塞赋值实现这个功能。

always @(posedge clk)
begin
  a <= b; // 在每个时钟上升沿时将b的值赋给a
end

非阻塞赋值确保在同一时间步骤中所有被赋值的变量都具有相同的值，而阻塞赋值则按照赋值顺序逐个执行赋值操作。这种区别对于并行硬件描述非常重要。

verilog中非阻塞赋值可以用于连续赋值语句么

Verilog中非阻塞赋值不能用于连续赋值语句。连续赋值语句（continuous assignment）通常用于连续的信号赋值，如assign语句。连续赋值语句是一种并发赋值方式，会使得多个赋值同时进行，而且赋值顺序是不确定的。在连续赋值语句中，只能使用阻塞赋值（=）或者非阻塞赋值（<=），但是不能混用。由于连续赋值语句中的赋值顺序是不确定的，因此非阻塞赋值会产生竞争条件，导致输出结果不正确，即使仿真结果正确，也有可能在实际的硬件电路中产生意外的结果。因此，在连续赋值语句中，只能使用阻塞赋值。