使用Vivado编写74LS74触发器的仿真源代码

以下是一个简单的74LS74触发器的Verilog仿真源代码：

module d_ff(q, d, clk, rst);
    output q;
    input d, clk, rst;

    reg q;

    always @(posedge clk, negedge rst) begin
        if (rst == 0) begin
            q <= 0;
        end else begin
            q <= d;
        end
    end
endmodule

module tb_d_ff;
    reg d, clk, rst;
    wire q;

    d_ff ff(q, d, clk, rst);

    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end

    initial begin
        rst = 0;
        d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        #10 d = 1;
        #10 d = 0;
        rst = 1;
        #15 rst = 0;
    end

    always @(posedge clk) begin
        $display("d=%b q=%b", d, q);
    end
endmodule

该代码定义了一个D触发器模块`d_ff`，它有一个数据输入`d`，时钟输入`clk`和重置输入`rst`，并输出一个数据输出`q`。在`d_ff`模块中，我们使用一个寄存器`q`来存储当前的输出，并在时钟上升沿时更新它。如果重置输入为低电平，那么输出将被强制为0。

在`tb_d_ff`测试模块中，我们实例化了一个D触发器，并对其进行了一系列的输入测试，包括在时钟上升沿时输入1，然后输入0，重复10次。最后，我们将重置信号设置为低电平，然后在时钟上升沿时显示输入和输出信号的值。

请注意，这是一个简单的Verilog仿真源代码，我们并没有考虑电路中的时序和组合逻辑，因此只适用于仿真。如果您需要将其用于实际电路设计，请务必进行更多的测试和验证。