使用verilog语言写个延时函数

在Verilog语言中，我们可以使用`posedge`或`negedge`结合`integer`类型的变量来实现一个简单的计数式延时函数。这是一个基本的例子，它会在输入信号上升沿到来时启动计数，并在达到预定的时间后停止计数：

module delay_block (
    input wire clk,          // 输入时钟信号
    input wire reset,        // 用于复位计数器的信号
    input wire start,        // 开始计数的信号
    output reg [7:0] count,  // 计数值输出
    output reg done          // 当计数结束时置高
);

parameter DELAY_TIME = 4;   // 设定延时时间为4

reg [7:0] current_count;
reg is_active;

// 定义延时过程
always @(posedge clk or negedge reset) begin
    if (!reset) begin
        current_count <= 0;
        is_active <= 0;
    end else if (start && !is_active) begin
        is_active <= 1;
        current_count <= DELAY_TIME - 1;  // 减去初始状态防止立即完成
    end else if (is_active) begin
        current_count <= current_count + 1;
        if (current_count == DELAY_TIME) begin
            done <= 1;   // 当计数到设定值时，done输出高电平
            is_active <= 0;   // 结束计数
        end else begin
            done <= 0;
        end
    end
end

endmodule