用case语句实现时序逻辑的四选一多路选择器。时钟复位

时序逻辑电路中的四选一多路选择器，通常也称为数据选择器或多路开关，可以基于特定输入信号（如case语句中的控制信号）从四个不同的输入信号中选择一个输出。在Verilog或其他硬件描述语言中，你可以使用case结构来实现这种功能，配合组合逻辑的时钟复位信号（Reset）来管理复位状态。

以下是一个简单的Verilog示例：

module four_to_one_selector (
    input wire clk,      // 时钟信号
    input wire rst_n,     // 复位信号（低电平有效）
    input wire select,    // 控制信号，表示选择哪一个输入
    input wire [3:0] data_in,   // 四个输入的数据
    output reg result        // 输出的选择结果
);

always @(posedge clk or posedge rst_n) begin
    if (rst_n == 1)       // 当复位有效时，清零输出
        result <= 4'b0;
    else begin            // 否则，根据select值选择数据
        case(select)
            4'b0: result <= data_in[0];  // 选择输入0
            4'b1: result <= data_in[1];  // 选择输入1
            4'b2: result <= data_in[2];  // 选择输入2
            4'b3: result <= data_in[3];  // 选择输入3
            default: result <= 4'b0;    // 非法选择置零
        endcase
    end
end

// 其他必要的端口声明和连接...
endmodule