帮我写一段verilog串口通信程序

下面是一个简单的Verilog串口通信程序的代码实现：

module uart(
    input clk,
    input reset,
    input rx,
    output tx,
    output reg [7:0] data_out,
    input [7:0] data_in
);

parameter BIT_CNT = 8;
parameter BAUD_RATE = 115200;
parameter CLK_FREQ = 50000000;

reg [BIT_CNT-1:0] bit_cnt;
reg [BIT_CNT:0] shift_reg;
reg tx_busy;
reg [31:0] baud_cnt;

always @(posedge clk) begin
    if (reset) begin
        bit_cnt <= 0;
        shift_reg <= {BIT_CNT+1{1'b1}};
        tx_busy <= 0;
        baud_cnt <= 0;
    end else begin
        if (baud_cnt == ((CLK_FREQ/BAUD_RATE)/2)-1) begin
            baud_cnt <= 0;
            if (tx_busy) begin
                tx <= shift_reg[0];
                shift_reg <= {shift_reg[BIT_CNT], 1'b1};
                bit_cnt <= bit_cnt + 1;
                if (bit_cnt == BIT_CNT) begin
                    tx_busy <= 0;
                end
            end else begin
                shift_reg <= {shift_reg[BIT_CNT], data_in[0]};
                bit_cnt <= 1;
                tx_busy <= 1;
            end
        end else begin
            baud_cnt <= baud_cnt + 1;
        end
    end
end

always @(posedge clk) begin
    if (reset) begin
        data_out <= 8'b0;
    end else begin
        if (rx == 0 && shift_reg[0] == 0 && bit_cnt == BIT_CNT) begin
            data_out <= shift_reg[BIT_CNT-1:1];
        end
    end
end

endmodule

以上代码实现了一个基于UART串口协议的通信模块。其中，input clk和input reset是时钟信号和复位信号；input rx是串口接收端口，output tx是串口发送端口；input [7:0] data_in是待发送的数据，output reg [7:0] data_out是接收到的数据。

该模块的实现基于时钟计数的方式，通过计算时钟信号的周期，从而达到固定的波特率。在每个时钟信号的上升沿，根据发送和接收的状态，进行数据的发送和接收。具体来说，当发送端处于空闲状态时，将待发送的数据存入移位寄存器shift_reg中，并开始发送过程。当发送端处于发送状态时，依次将移位寄存器中的数据发送出去，直到发送完毕并进入空闲状态。当接收端接收到数据时，将数据存入移位寄存器中，并在接收完整个数据后输出到输出端口。