使用元件实例化语句设计一个4位全加器。采用方法如下：首先always语句设计一位全加器fulladder，再利用元件例化语句，调用全加器fulladder，构造四位加法器。一位全加器的S为：a异或b异

在Verilog硬件描述语言中，设计一个4位全加器（Half Adder Array）可以分为两部分：一位全加器(full adder) 和其复用。首先，我们创建一个名为`full_adder`的模块，它包含两个输入a和b，以及进位输入cin，输出包括和s和进位cout：

module full_adder(
    input wire a, b, cin,
    output reg s, cout
);

接着，我们将这位全加器用于构建四位全加器。由于全加器之间的连接是串联的，我们需要四个这样的full_adder模块，并通过它们的cout端口连接起来：

module four_bit_adder(
    input [3:0] a, b,
    input wire cin,
    output reg [3:0] sum
);

// 元件实例化
full_adder fa1(.a(a[0]), .b(b[0]), .cin(cin), .s(s[0]), .cout(cout));
full_adder fa2(.a(a[1]), .b(b[1]), .cin(cout), .s(s[1]), .cout(cout));
full_adder fa3(.a(a[2]), .b(b[2]), .cin(cout), .s(s[2]), .cout(cout));
full_adder fa4(.a(a[3]), .b(b[3]), .cin(cout), .s(s[3]), .cout(cout));

assign sum = {s[3], s[2], s[1], s[0]};
endmodule

在这个模块中，`sum`就是四位加法的结果。