verilog 语言，选出最大值的程序

以下是一个使用 Verilog 语言编写的选出最大值的程序：

module max_finder(
    input [7:0] a,
    input [7:0] b,
    input [7:0] c,
    output reg [7:0] max
);

always @(*) begin
    if(a >= b && a >= c) begin
        max = a;
    end else if(b >= a && b >= c) begin
        max = b;
    end else begin
        max = c;
    end
end

endmodule

这个程序有 3 个 8 位输入 a、b 和 c，以及一个 8 位输出 max。使用 always @(*) 块来检测输入的值，并根据输入值选择最大值。如果 a 大于或等于 b 和 c，输出 a；如果 b 大于或等于 a 和 c，输出 b；否则输出 c。