verilog 定点数加法

### FPGA 中 Verilog 定点数加法实现

在FPGA设计中，定点数用于精确控制数值范围和精度，在硬件资源有限的情况下尤为重要。为了实现在Verilog中的定点数加法操作，通常会定义带有符号位的数据类型来表示正负值，并通过适当扩展位宽以防止溢出。

#### 数据类型的声明
当涉及到有符号的定点数时，可以利用`signed`关键字配合方括号内的宽度说明符来进行变量声明[^1]：

reg signed [7:0] a, b;
wire signed [8:0] sum;  // 扩展一位以防溢出

这里创建了两个8位带符号寄存器a和b作为输入端口，而sum则被设定为9位宽以便能够容纳可能产生的最大结果值。

#### 加法模块的设计
接下来展示一个简单的加法器实例，该例子展示了如何对接收到的两个固定点参数执行相加运算并输出结果:

module fixed_point_adder(
    input wire signed [N-1:0] operand_a,
    input wire signed [N-1:0] operand_b,
    output reg signed [(N+M)-1:0] result
);
// N 是原始数据长度； M=1 表示额外增加的一位用来处理潜在的进位/借位情况
    
always @(*) begin : process_for_addition
    result = operand_a + operand_b;
end

endmodule

上述代码片段中，假设 `operand_a` 和 `operand_b` 都是相同大小（即N位）的带符号向量，则最终的结果将会是一个(N+1)位宽的信号，其中包含了所有可能出现的最大或最小值[^2]。

#### 处理补码形式
考虑到实际应用环境中可能会遇到不同格式的数据源，比如来自外部接口传输过来未经处理过的二进制串流，这时就需要考虑将这些原始数据转换成适合内部使用的补码格式。这一步骤可以通过内置函数完成，也可以手动编写相应逻辑来确保正确性[^5]:

function automatic integer twos_complement(input integer num);
    if(num < 0)
        return {~num} + 1'b1;
    else 
        return num;
endfunction

此功能实现了对给定整型变量`num`求其对应的二进制补码表达式的过程。