用verilog写一个4位环形计数器

以下是一个使用 Verilog 编写的 4 位环形计数器的示例代码：

module ring_counter(input clk, reset,
                   output reg [3:0] count);

always @(posedge clk) begin
  if (reset)
    count <= 4'b0000;
  else
    count <= count + 1;
end

endmodule

在这段代码中，我们定义了一个名为 `ring_counter` 的模块，接受时钟信号 `clk` 和复位信号 `reset`，并输出一个名为 `count` 的 4 位数组。

在 always 块中，当时钟信号为上升沿时，如果复位信号为高电平，则计数器的值将被设置为 0000；否则，计数器的值将递增 1。

请注意，这只是一个简单的示例代码，您可以根据需要进行扩展和修改。