用Verilog编写FPGA程序，运用实验板完成以下功能： 1.当用手靠近红外传感器时，LED亮；当手离开红外传感器时，LED灭。 2.当用手快速的连续3次靠近红外传感器时，三色灯红灯亮1秒后自动熄灭。

在Verilog中编写FPGA程序以实现这个功能涉及到硬件描述语言的设计和行为级描述。以下是基本步骤：

1. **模块设计**：
- 首先，你需要创建两个主要模块：一个用于处理红外传感器输入（通常称为Sensor模块），另一个控制LED和三色灯（通常称为Control模块）。
- Sensor模块应包含一个输入端口连接到红外传感器，以及一个输出信号（例如`sensorInput`)，表示有物体接近。

2. **状态机设计**：
- Control模块需要一个状态机来管理LED的状态。可以创建三个状态：idle（待命）、ledOn（LED亮）和colorMode（颜色模式）。当传感器输入为高时，进入ledOn状态，离开则回到idle或colorMode。
- 对于颜色模式，你可以设计一个计数器来控制红灯亮1秒。每当快速连续三次触发时，开始计数，达到1000个时钟周期（假设时钟频率已知）后关闭红灯。

3. **事件驱动编程**：
- Verilog支持事件驱动的编程，当`sensorInput`信号改变时，控制模块会响应并更新状态。

4. **硬件连接**：
- 将Sensor模块的输出连接到Control模块的输入，LED和三色灯的控制信号连接到相应的输出。
- 使用实验板的I/O接口将所有必要的信号映射到实际的硬件上。

5. **综合与编程**：
- 编写好Verilog代码后，使用FPGA开发工具（如Quartus II for Altera或ISE for Xilinx）将其综合成目标硬件的网表文件，然后下载到实验板上运行。

//简化版示例代码
module Sensor(
    input wire sensorInput,
    output wire ledOutput
);

endmodule

module Control(
    input wire sensorInput,
    output wire ledOutput, // 控制LED
    output wire redLightOutput // 控制红灯
);
    reg [2:0] colorCount = 0;
    always @(posedge clk) begin
        if (sensorInput) begin
            if (count == 2) begin
                colorCount <= 8'hFF; // 开始计数
                state <= colorMode;
            end else if (count >= 3) begin
                count <= 0; // 状态切换回idle
                case(state)
                    idle: begin
                        ledOutput <= ~ledOutput;
                        if (colorCount > 0) begin
                            redLightOutput <= 1'b1;
                            colorCount--;
                        end else
                            redLightOutput <= 1'b0;
                    end
                    // ... 其他状态...
                endcase
            end else
                count <= count + 1;
        end else
            count <= 0;
    end
endmodule

// 实验板连接
wire sensorInputWire; // 实际的红外传感器输入
wire ledOutputWire; // 输出到LED
wire redLightOutputWire; // 输出到红灯
Sensor sensor(sensorInputWire, ledOutputWire);
Control control(sensorInputWire, ledOutputWire, redLightOutputWire, clk); // 假设clk为系统时钟