verilog中parameter可以用16进制赋值么

是的，Verilog中的`parameter`可以使用16进制来赋值。

以下是一个示例：

module Example;
  parameter DATA_WIDTH = 8;
  parameter ADDRESS_WIDTH = 4;
  
  parameter START_ADDR = 16'h1000; // 使用16进制赋值
  
  reg [DATA_WIDTH-1:0] data;
  
  // 其他代码...
  
endmodule

在上面的例子中，`START_ADDR`被赋值为`16'h1000`，其中`16'h`表示后面的数值是16进制。这样就将16进制数`1000`赋值给了`START_ADDR`。

你可以在`parameter`语句中使用其他进制，如二进制（使用`b`前缀）或八进制（使用`o`前缀）。

希望这可以帮助到你！如果有任何疑问，请随时提问。