数字时钟VHDL代码

数字时钟VHDL代码是用VHDL语言编写的数字时钟的实现方式。数字时钟是一个非常基础的电子设备，它由时钟芯片、振荡器、分频器、计数器、显示器等组成。下面是一个简单的数字时钟的VHDL代码实现。

-- 时钟分频器部分
entity clk_divider is
port (
    clk_in : in std_logic;   -- 输出时钟信号
);
end clk_divider;

architecture rtl of clk_divider is
signal cnt : integer range 0 to 1000000000 := 0;  -- 计数器
begin
    process (clk_in) begin
        if rising_edge(clk_in) then   -- 如果检测到上升沿
            cnt <= cnt + 1;
            if cnt = 50000000 then   -- 当计数器达到一定值时，输出一次时钟信号
                clk_out <= not clk_out;
                cnt <= 0;
            end if;
        end if;
    end process;
end rtl;

-- 数字时钟显示部分
entity digital_clock is
port (
    clk : in std_logic;  -- 输入时钟信号
    reset : in std_logic;  -- 复位信号
    hour : out integer range 0 to 23;  -- 输出小时数
    minute : out integer range 0 to 59;  -- 输出分钟数
    second : out integer range 0 to 59   -- 输出秒数
);
end digital_clock;

architecture rtl of digital_clock is
signal cnt : integer range 0 to 1000000000 := 0;  -- 计数器
signal sec : integer range 0 to 59 := 0;   -- 秒数
signal min : integer range 0 to 59 := 0;   -- 分钟数
signal hr : integer range 0 to 23 := 0;   -- 小时数
begin
    process (clk, reset) begin
        if reset = '1' then   -- 如果检测到复位信号，则所有输出都清零
            sec <= 0;
            min <= 0;
            hr <= 0;
        elsif rising_edge(clk) then   -- 如果检测到上升沿
            cnt <= cnt + 1;
            if cnt = 50000000 then   -- 当计数器达到一定值时，更新时间并输出
                sec <= sec + 1;
                if sec = 60 then   -- 如果秒数达到60，则更新分钟数并重置秒数
                    sec <= 0;
                    min <= min + 1;
                    if min = 60 then   -- 如果分钟数达到60，则更新小时数并重置分钟数
                        min <= 0;
                        hr <= hr + 1;
                        if hr = 24 then   -- 如果小时数达到24，则重置小时数
                            hr <= 0;
                        end if;
                    end if;
                end if;
                hour <= hr;   -- 输出小时数
                minute <= min;   -- 输出分钟数
                second <= sec;   -- 输出秒数
                cnt <= 0;   -- 计数器清零，准备下一次输出
            end if;
        end if;
    end process;
end rtl;

-- 主程序部分，将时钟分频器和数字时钟显示模块进行连接
entity main is
end main;

architecture rtl of main is
signal clk_in : std_logic := '0';   -- 输入时钟信号
signal clk_out : std_logic;   -- 输出时钟信号
signal rst : std_logic := '1';   -- 复位信号，初始为高电平

component clk_divider is   -- 引入时钟分频器模块
port (
    clk_in : in std_logic;
    clk_out : out std_logic);
end component;

component digital_clock is   -- 引入数字时钟显示模块
port (
    clk : in std_logic;
    reset : in std_logic;
    hour : out integer range 0 to 23;
    minute : out integer range 0 to 59;
    second : out integer range 0 to 59);
end component;

begin
    clock_divider_inst : clk_divider port map (clk_in, clk_out);   -- 将输入时钟信号和输出时钟信号连接到时钟分频器模块中进行分频处理

    clock_inst : digital_clock port map (clk_out, rst, hour, minute, second);   -- 将输出时钟信号和复位信号以及输出的小时、分钟、秒数连接到数字时钟显示模块中进行显示

    process begin
        wait for 10 ns;   -- 等待10ns，开始产生时钟信号
        clk_in <= not clk_in;   -- 每10ns翻转一次输入时钟信号的电平，产生1Hz的方波信号，作为输入时钟信号使用

        wait for 24 h;   -- 模拟24小时后停止工作
        rst <= '1';   -- 停止工作前，将复位信号置为高电平，清零所有输出数据
        wait for 1 ns;
        rst <= '0';   -- 将复位信号重新置为低电平，模拟重新启动工作

        wait for 5 ms;   -- 等待5ms后结束程序，停止仿真过程
        assert false report "Simulation ended" severity failure;
    end process;

end rtl;