在Quartus II 集成开发环境下，基于Verilog HDL语言设计一个两位十进制加法计数器，实现00-99的循环计数。该计数器具有异步复位、同步时钟使能和初值预置功能，并且要求使用数码管显示个位数的值。（计数脉冲可以采用轻触开关输入也可以采用基于系统时钟的分频信号）

在Quartus II集成开发环境中，设计一个基于Verilog HDL的两位十进制加法计数器，可以按照以下步骤进行：

1. **模块声明**:
- 定义一个名为`two_digit_counter`的module，包含输入端口如`clk`, `rst_n`, `reset_input` (轻触开关)，以及输出端口`count_out` (连接到数码管的七段显示)。

2. **状态机结构**:
- 使用`reg [1:0] count`来表示两位十进制计数器的状态，从00到99。
- 状态机需要八个状态：00, 01, ..., 98, 99。

3. **复位和时钟控制**:
- `rst_n`作为异步复位输入，当其高电平时清零计数器。
- `clk_en`作为同步时钟使能输入，只有在有效时钟脉冲下计数才会进行。

4. **计数逻辑**:
- 使用`always @(posedge clk or negedge rst_n)`组合逻辑，每当时钟上升沿到来且复位信号无效时，根据当前计数值和轻触开关（如果有的话）更新计数。

5. **预置初始值**:
- 可以通过外部信号`preset`来预置计数器的初始值，如`if (preset == 1) begin ... end`部分设置初始计数状态。

6. **数码管显示**:
- 将`count_out[0]`连接到数码管的第一位，`count_out[1]`连接到第二位，根据十进制转换规则（7段显示对应的ASCII码）驱动数码管显示。

module two_digit_counter(
    input wire clk,
    input wire rst_n,
    input wire reset_input,
    input wire preset,
    output reg [1:0] count_out
);
...
endmodule

// 具体的计数逻辑和数码管显示部分需要在此处编写 Verilog 代码