verilog中时序电路怎么写

在Verilog HDL（硬件描述语言）中，时序电路通常涉及到组合逻辑和触发器。组合逻辑部分是由门级运算符（如AND、OR、NOT等）组成的无记忆电路，它们的输出仅取决于当前输入。而时序逻辑则涉及状态机或延迟元素（如DFFs，即触发器），这些会基于前面的状态以及当前输入产生变化。

下面是一个简单的Verilog例子，展示了如何编写包含基本时钟同步D触发器的时序电路：

module sequential_circuit (
    input wire clk,          // 时钟信号
    input wire rst,          // 重启信号
    input wire [3:0] din,     // 数据输入
    output reg [3:0] q        // 输出数据
);

// D触发器模块
always @(posedge clk or posedge rst) begin
    if (rst) begin
        q <= 4'b0;       // 当rst为高时，清零输出
    } else if (clk) begin
        q <= din;         // 正常情况下，q取din的值
    end
end

endmodule

在这个例子中，`always @(posedge clk or posedge rst)` 规定了触发条件，当时钟上升沿（`posedge clk`）或重启信号（`posedge rst`）到来时，内部的逻辑会被更新。注意，`reg`关键字用于声明变量`q`，它表示该变量是寄存器，有存储功能，会在每次时钟周期结束后更新其值。