在Quartus II15和Modelsim环境下，如何构建并验证一个VHDL编写的四位加法器工程？请提供详细步骤和代码示例。

在处理VHDL工程的仿真验证时，了解如何在Quartus II和Modelsim中进行四位加法器的功能仿真至关重要。为了帮助你更好地掌握这一技巧，推荐查看这份资料：《Quartus II15硬件仿真教程：一四位加法器实验》。这份资源将为你提供实用的示例和解决方案，直接关联到你当前的问题。
参考资源链接：Quartus II15硬件仿真教程：一四位加法器实验
首先，你需要在Quartus II中创建一个新的VHDL工程，并添加你的四位加法器的VHDL源文件。接着，编写一个测试台（testbench）文件，用于模拟输入信号并观察输出结果。
在Quartus II中编译你的工程，确保没有语法错误。然后，打开Modelsim仿真工具，并加载编译后的仿真库。你可以通过点击“仿真”选项中的“功能仿真”来启动仿真过程。
在Modelsim中，你会运行测试台并观察信号波形。检查加法器的行为是否与预期一致，确保所有的进位和加法操作都正确无误。以下是一个四位加法器的VHDL代码示例片段：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity four_bit_adder is
    Port ( A : in STD_LOGIC_VECTOR(3 downto 0);
           B : in STD_LOGIC_VECTOR(3 downto 0);
           SUM : out STD_LOGIC_VECTOR(3 downto 0);
           CARRY_OUT : out STD_LOGIC);
end four_bit_adder;
architecture Behavioral of four_bit_adder is
begin
    process(A, B)
    variable carry : STD_LOGIC_VECTOR(3 downto 0) := 
参考资源链接：Quartus II15硬件仿真教程：一四位加法器实验