rs触发器四位寄存器

根据提供的引用内容，可以得知RS触发器可以用于设计四位寄存器。以下是一个简单的四位RS触发器的Verilog代码实现：

module rs_reg(
    input [3:0] in,
    input clk,
    input rst,
    output reg [3:0] out
);

reg [3:0] q;

always @(posedge clk) begin
    if (rst) begin
        q <= 4'b0;
    end else begin
        q <= in;
    end
end

assign out = q;

endmodule

在这个代码中，我们使用了一个4位的寄存器q来存储输入信号in。当rst信号为1时，寄存器被清零；当rst信号为0时，输入信号in被存储到寄存器中。最后，输出信号out等于寄存器q的值。