再帮我写一下它的测试代码

为了测试上述Verilog代码中的5分频器模块，你可以创建一个Testbench文件。Testbench通常包含对模块的实例化，以及模拟时钟、输入信号的赋值以及观察输出结果的部分。以下是一个简单的Testbench示例：

module five_phase_divider_tb;

// 先导入需要的模块
use work.five_phase_divider::*;

// 定义仿真所需的信号和元件
localparam CLK_PERIOD = 1000; // 模拟时钟周期
reg clk;                     // 时钟信号
reg reset;                   // 复位信号
reg pwm_en;                  // PWM信号使能
wire phase_out;              // 输出相位

// 实例化模块
five_phase_divider dut (
    .clk(clk),
    .reset(reset),
    .pwm_en(pwm_en),
    .phase_out(phase_out)
);

initial begin
    // 设置初始状态
    clk = 0;
    reset = 1;   // 开始时置复位信号高
    pwm_en = 0;  // 初始时PWM信号禁用

    // 等待复位完成
    #8000; // 假设每个时钟周期为CLK_PERIOD ns，等待8000ns（实际取决于你的系统）
    reset = 0;  // 置复位信号低，开始计数

    // 模拟时间循环，触发PWM信号，并检查输出相位
    for (int i = 0; i < 20 * CLK_PERIOD; i++) begin
        #(CLK_PERIOD / 2);     // 高电平半个周期，占空比50%
        pwm_en = 1;             // 启动PWM信号
        #(CLK_PERIOD / 2);     // 低电平半个周期
        pwm_en = 0;             // 停止PWM信号

        // 检查输出相位是否按照预期变化
        $display("Time: %t, Phase Output: %b", $time, phase_out == i % 5 ? "Match" : "Mismatch");
    end

    $finish;  // 结束仿真
end

endmodule