module counter4 ( load , clr , c , DOUT , clk , up_down , DIN); input input input input input [3:0] output reg load ; clk; clr ; up_down ; DIN ; c ; c ; output [3:0] DOUT ; // 异步预置数 // 输入时钟 // 异步清零 // 加减计数 // 预置数输入 // 进位、借位 ，用于级联 // 计数输出 reg [3:0] data_r; assign DOUT = data_r; always @ ( posedge clk , posedge clr , posedge load) begin if ( clr = = 1) data_r < = 0; else if ( load = = 1) data_r < = DIN; else begin if ( up_down ==1) begin // 异步清零 // 异步预置数 //加计数 if ( data_r = = 4'b1001) begin data_r<= 4'b0000; c = 1; end else begin data_r<= data_r +1; c = 0 ; end else begin end //减计数 if ( data_r = = 4'b0000) begin data_r < = 4'b1001; c = 1; end else begin data_r < = data_r -1; c = 0 ; end end end end endmodule

这是一个 Verilog HDL 的模块，实现了一个 4 位二进制计数器。它包含了异步预置数、异步清零、加减计数、进位、借位等功能。其中 input 输入有 load、clr、c、DIN、clk、up_down，output 输出有 DOUT。该模块使用 always @ (posedge clk, posedge clr, posedge load) 语法，表示在时钟上升沿（posedge clk）、清零信号上升沿（posedge clr）或者加载信号上升沿（posedge load）时，对数据进行处理。其中，当 clr 信号为 1 时，计数器的值会被置为 0；当 load 信号为 1 时，计数器的值会被预置为 DIN 的值；当 up_down 信号为 1 时，计数器会进行加计数，并在计数器值达到 4 时进位；当 up_down 信号为 0 时，计数器会进行减计数，并在计数器值达到 0 时借位。最后的 module 声明表示这是一个模块，因此该 Verilog 代码应该可以被集成到其他 Verilog HDL 代码中。